課名：邏輯設計實驗 科號：EECS207001 老師：李濬屹（ㄐㄩㄣˋㄧˋ） 課本：N/A 課別：資工系必修 學分：3 涼度：☆ 甜度：★★★★☆ 建議先修課程：邏輯設計 課程內容簡介：寫 Verilog 燒到 FPGA 板上 上課方式：簡報 + 上機 給分： - 6 lab assignments 45% - Final project 20% - Midterm exam 10% - Final Exam 15% - Presentation 10% 通常往年慘烈的期中考（分布圖在底下）過後會公布三種調分方案： 1. Midterm += (Lab5 * 20% + Lab6 * 30%) / 100 * (100 - Midterm) 2. Final -> 15%, Midterm -> 30% 3. Midterm -> 30%, Final -> 15% 一般同學應該大都選擇方案一 (? Lab 5, 6 不會特別為難學生，還有額外 bonus 注意到後兩個方案會使得總成績滿分（占比）超過 100(%), 如果 Midterm 考很好或許可 以選第二 最後總成績有加六、七分，也使得平均高於隔壁班 考試作業型態： 六次 labs 都是兩人一組，建議學期初甚至暑假就要找好隊友惹。每次 lab 分為 basic 與 advance 通常 basic 是個人有兩三題像邏設那樣的 Verilog 作業要現場完成 demo 檢查波形； advance 則是兩人一組三四題邏設作業再加上一題 FPGA demo, 並且還有 report, 有一週 時間完成，於下週 demo FPGA, 其他作業題則是在 CAD server 以助教的 testbench 測試 整門課我比較有意見的是每次 lab 的 criteria 並不明確無從得知，report 的 spec 也 是，隔壁班似乎就不會這樣 考試則是四題 Verilog 加上一題 FPGA demo, 大部分都是像 ACM-ICPC 賽制那種通過所有 測資才能拿到一題的分數，又像 APCS 是後測，也就是考試當下無法得知是否正確 按照兩次經驗，FPGA 題會是可以做的，也會有一兩題作業。不能帶小抄，也不像隔壁班會 提供 7-seg display 的相關 codes 之類的，甚至是 testbench 兩次段考平均都大約三十幾快四十不用緊張，我是都大概五、六十 https://i.imgur.com/0rswTzf.png 期末找不到圖 老師的喜好、個性：老師跟助教們都很電 給加簽嗎？全加簽選課，需要提供邏設成績等 補充： 二上就差這門一直沒發心得，寒假有寫一篇分享如何在 Mac (Intel / Apple Silicon) 上 執行 Vivado 的文章： https://nevikw39.cf/posts/vivado/ 不過課程心得一直拖到現在，有些細節已經有點忘惹，下一屆的第一、二次選課都結束惹 ，是說我現在還是只有三學分 QQ 從今年起邏輯設計實驗改回很久以前的硬體實驗，課號也跟資結一樣從 EECS 分家回歸 CS , 或許是為了避免與 EE 的兩學分邏實混淆 雖然李濬屹教授是全加簽選課感覺頗可怕，而邏實確實是系上數一數二的「硬」課，但修 完是真的有收穫，感覺對未來職涯能有所助益 學期末會有一個 NVIDIA DLI 的活動，完成總成績可以加一分，而且還有 pizza 吃，重點 是每片 pizza 都是起士芝心餅皮，最頂的那種 跟隔壁班比起來感覺他們就幾乎完全專注在 FPGA 板上，但我們這班則是前兩次 labs 都 還在 gate-level design, 前期以 Verilog 加強加深邏設為主，而且隊友很重要！！ 總成績／班上排名： 成績：A+, T 分數 59.05, 1/72 成績分布：不公開，百分制平均 81.24, 標準差 10.79 --

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