课名：逻辑设计实验 科号：EECS207001 老师：李濬屹（ㄐㄩㄣˋㄧˋ） 课本：N/A 课别：资工系必修 学分：3 凉度：☆ 甜度：★★★★☆ 建议先修课程：逻辑设计 课程内容简介：写 Verilog 烧到 FPGA 板上 上课方式：简报 + 上机 给分： - 6 lab assignments 45% - Final project 20% - Midterm exam 10% - Final Exam 15% - Presentation 10% 通常往年惨烈的期中考（分布图在底下）过後会公布三种调分方案： 1. Midterm += (Lab5 * 20% + Lab6 * 30%) / 100 * (100 - Midterm) 2. Final -> 15%, Midterm -> 30% 3. Midterm -> 30%, Final -> 15% 一般同学应该大都选择方案一 (? Lab 5, 6 不会特别为难学生，还有额外 bonus 注意到後两个方案会使得总成绩满分（占比）超过 100(%), 如果 Midterm 考很好或许可 以选第二 最後总成绩有加六、七分，也使得平均高於隔壁班 考试作业型态： 六次 labs 都是两人一组，建议学期初甚至暑假就要找好队友惹。每次 lab 分为 basic 与 advance 通常 basic 是个人有两三题像逻设那样的 Verilog 作业要现场完成 demo 检查波形； advance 则是两人一组三四题逻设作业再加上一题 FPGA demo, 并且还有 report, 有一周 时间完成，於下周 demo FPGA, 其他作业题则是在 CAD server 以助教的 testbench 测试 整门课我比较有意见的是每次 lab 的 criteria 并不明确无从得知，report 的 spec 也 是，隔壁班似乎就不会这样 考试则是四题 Verilog 加上一题 FPGA demo, 大部分都是像 ACM-ICPC 赛制那种通过所有 测资才能拿到一题的分数，又像 APCS 是後测，也就是考试当下无法得知是否正确 按照两次经验，FPGA 题会是可以做的，也会有一两题作业。不能带小抄，也不像隔壁班会 提供 7-seg display 的相关 codes 之类的，甚至是 testbench 两次段考平均都大约三十几快四十不用紧张，我是都大概五、六十 https://i.imgur.com/0rswTzf.png 期末找不到图 老师的喜好、个性：老师跟助教们都很电 给加签吗？全加签选课，需要提供逻设成绩等 补充： 二上就差这门一直没发心得，寒假有写一篇分享如何在 Mac (Intel / Apple Silicon) 上 执行 Vivado 的文章： https://nevikw39.cf/posts/vivado/ 不过课程心得一直拖到现在，有些细节已经有点忘惹，下一届的第一、二次选课都结束惹 ，是说我现在还是只有三学分 QQ 从今年起逻辑设计实验改回很久以前的硬体实验，课号也跟资结一样从 EECS 分家回归 CS , 或许是为了避免与 EE 的两学分逻实混淆 虽然李濬屹教授是全加签选课感觉颇可怕，而逻实确实是系上数一数二的「硬」课，但修 完是真的有收获，感觉对未来职涯能有所助益 学期末会有一个 NVIDIA DLI 的活动，完成总成绩可以加一分，而且还有 pizza 吃，重点 是每片 pizza 都是起士芝心饼皮，最顶的那种 跟隔壁班比起来感觉他们就几乎完全专注在 FPGA 板上，但我们这班则是前两次 labs 都 还在 gate-level design, 前期以 Verilog 加强加深逻设为主，而且队友很重要！！ 总成绩／班上排名： 成绩：A+, T 分数 59.05, 1/72 成绩分布：不公开，百分制平均 81.24, 标准差 10.79 --

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