本心得文的原作者為Kerusunox，感謝！ 課名：邏輯設計 Logic Design 科號：11020 EECS101002 老師：麥偉基 課本： Digital Design (6th edition), by M.M. Mano and M.D. Ciletti, Pearson International Edition. + 老師自製PPT講義（上課是用PPT，課本用來對照或有興趣自 讀，網路上有5th） 課別：電資院，電資二專必修 學分：3 涼度：★★★☆（見補充） 甜度：★★★★ 建議先修課程： 有時間建議先自學基礎Verilog語法 課程內容\簡介： 　　一開始會先介紹Boolean algebra及運算規則。之後學期前半介紹combinational logic，也就是各個logic gate再到及其應用。後半介紹sequential logic，也就是各個 latches, flip-flops等，之後一樣是講解其應用（counters, register…），在這裡會 稍稍介紹一下記憶體（RAM，ROM等等）。 上課方式： 　　英文授課，老師使用自編的PPT上課，語速適中，也不會有過重的口音，基本上都能 聽得懂他在說什麼。上課前都會把電子檔放在eeclass，助教也會在課堂上發紙本的，我 覺得整理得不錯（在有上課的前提下，因為講義滿精簡的）。 　　一周4堂課，其中一堂會是TA time，主要是講解前幾天公布的習題（自行練習不算分 ），有時要做lab會在這個時間簡單介紹這個lab在幹嘛。 考試作業型態： 　　三次考試 74%（前兩高的各占27%，最低的占20%）：混和題型，是非、計算、畫圖、 筆述……家傳應該會有一些歷屆考題，很值得看看，會出現類似的題型（偶而是非題會有 相同的題目） 　　作業 26%（三次lab取平均） 給分： 　　中規中矩，不會亂加扣分，段考分數有疑問都可以跟助教討論，說明有理的話助教不 會吝於給你分數。TA time上台回答會加分。 老師的喜好、個性： 　　老師上課喜歡問同學問題，不管對錯老師都很鼓勵發言，通常也都會有同學回答。如 果聽不懂可以隨時問老師，老師很願意為學生解答也回答得很用心。 給加簽嗎？ 　　我記得給，但是有人數跟教室大小限制不會全簽。 補充： 　　如果很不想寫Verilog或者覺得自己以後真的不會用到的，可以選擇上學期或者其他 老師的邏設。3.5星的原因我認為真的是作業。 　　如果是初學者，每個單元中的幾個Verilog example一定要認真聽！！那個是唯一能 學到Verilog要怎麼學的時間，老師不會特地空一個時間教大家怎麼寫Verilog，但是作業 都要寫Verilog而且不簡單，考試有時也會考Verilog手寫Code或者給你一段code問你他在 做什麼。我是上這堂課才碰過Verilog，一開始花了很多時間習慣CAD要怎麼用。如果身邊 有已經在修邏設實驗的朋友可以多多問他們問題，會省下很多撞牆期。 總成績/班上排名：A+ 1/96 成績分布： 　　 未公開。 https://i.imgur.com/ziv2xtu.png 平均/標準差：2.9/1.34 --

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