課名：邏輯設計實驗 科號：eecs207002 老師：黃稚存 課本：無，ppt上課 課別：資工系必修 學分：3 涼度：★★ 甜度：★★★★★ 建議先修課程：邏輯設計 課程內容\簡介： 上課方式： 期初有複習一下verilog的語法與常見錯誤，之後開始講板子操作相關以及各接口應該如何使用等等。之後從coding style講到硬體實際應用與特性等等，對硬體很有興趣的話這堂能學到非常多。 會教如何使用vivado這個程式來把verilog燒進板子驅動它，好實踐自己寫的verilog是否可執行。 給分： lab0:1%(用來熟悉板子和vivado用的) lab1~3:4%*3=12% lab4~8:6%*5=30% 期中期末上機:10%+10%=20% Final project:35% 點名:0.5%*4=2% 考試作業型態： 前兩次lab還在熟悉vivado，只需進行simulation(把template套進code裡執行並觀察波形圖是否正確)。後面開始用到板子後每次大概會針對一個要練習的部分來出題，比如switch的撥動、讀取button的按下、7 segment的操控等等，不知道我在說啥的可以google「fpga basys 3」。 段考是上機，期中因為涵蓋lab1-2所以有simulation的題目，期末則完全靠板子。 Final project需要以板子為基礎設計一個「物件」，可以是虛擬(遊戲)也可以是實體(電子機械)，具體該怎麼做、該做什麼可以等教授講解或跟助教討論。 老師的喜好、個性： 冷笑話大師，去年底那波寒流都是他發功的(by本人) 很願意跟學生討論，不管是上課內容或是project該怎麼繼續等等，甚至半夜討論區有人發問也常常看到老師的蹤影XD 真的可惜他今年沒教邏設，希望邏實也不要倒啊QQ 給加簽嗎? 依助教人力調整，大概簽到90出頭，因為demo很吃助教數量，因此優先本系加簽，外系如果沒點很難再簽到這門課了。 補充: 當初project有說評分會有鑽石大獎啥的，想問有沒有人收到通知啊ww 然後涼度低是因為lab3之後每次平均要寫2天左右， 加上每次lab也都有自己的report，project更是讓demo前的資電館直接變資工系宿舍，會花相當時間。 成績:A+ --

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