课名：逻辑设计实验 科号：eecs207002 老师：黄稚存 课本：无，ppt上课 课别：资工系必修 学分：3 凉度：★★ 甜度：★★★★★ 建议先修课程：逻辑设计 课程内容\简介： 上课方式： 期初有复习一下verilog的语法与常见错误，之後开始讲板子操作相关以及各接口应该如何使用等等。之後从coding style讲到硬体实际应用与特性等等，对硬体很有兴趣的话这堂能学到非常多。 会教如何使用vivado这个程式来把verilog烧进板子驱动它，好实践自己写的verilog是否可执行。 给分： lab0:1%(用来熟悉板子和vivado用的) lab1~3:4%*3=12% lab4~8:6%*5=30% 期中期末上机:10%+10%=20% Final project:35% 点名:0.5%*4=2% 考试作业型态： 前两次lab还在熟悉vivado，只需进行simulation(把template套进code里执行并观察波形图是否正确)。後面开始用到板子後每次大概会针对一个要练习的部分来出题，比如switch的拨动、读取button的按下、7 segment的操控等等，不知道我在说啥的可以google「fpga basys 3」。 段考是上机，期中因为涵盖lab1-2所以有simulation的题目，期末则完全靠板子。 Final project需要以板子为基础设计一个「物件」，可以是虚拟(游戏)也可以是实体(电子机械)，具体该怎麽做、该做什麽可以等教授讲解或跟助教讨论。 老师的喜好、个性： 冷笑话大师，去年底那波寒流都是他发功的(by本人) 很愿意跟学生讨论，不管是上课内容或是project该怎麽继续等等，甚至半夜讨论区有人发问也常常看到老师的踪影XD 真的可惜他今年没教逻设，希望逻实也不要倒啊QQ 给加签吗? 依助教人力调整，大概签到90出头，因为demo很吃助教数量，因此优先本系加签，外系如果没点很难再签到这门课了。 补充: 当初project有说评分会有钻石大奖啥的，想问有没有人收到通知啊ww 然後凉度低是因为lab3之後每次平均要写2天左右， 加上每次lab也都有自己的report，project更是让demo前的资电馆直接变资工系宿舍，会花相当时间。 成绩:A+ --

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