作者colinsu (hhun)
看板ICDESIGN
標題Re: [問題] verilog合成電路後要怎麼轉成netlist檔?
時間Sun Nov 29 00:59:47 2009
※ 引述《cu0222 (愛丸主義)》之銘言：
: 我已經寫好verilog code，也利用"design vision"將code
: 從behavior-level轉成gate-leve，接下來我要用什麼方法或有什麼軟體
: 將此gate-level的電路轉成netlist(有點類似cadence->export->CDL)
: 或是layout檔(.dgs)，拜託各位知道的學長同學給我點指點，感激不盡
DC 可以轉出NETLIST 如果要LAYOUT 接下來就APR啦 就可以產生GDS 如果 妳不會用DC
轉出NETLIST 也可以 利用CALIBRE抽出來 不知道妳要轉NETLIST要做啥 如果是要做LVS
CALIBRE 可以吃 DC轉出的VERILOG作 LVS APR的軟體(如ASTRO)本身也有LVS的功能
詳細你可以去看 相關EDA TOOLS的手冊 CIC都有提供
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1F：推 marsyang:你是要做mixed-mode co-sim嗎? 用v2s的軟體... 05/15 23:57