作者colinsu (hhun)
看板ICDESIGN
标题Re: [问题] verilog合成电路後要怎麽转成netlist档?
时间Sun Nov 29 00:59:47 2009
※ 引述《cu0222 (爱丸主义)》之铭言：
: 我已经写好verilog code，也利用"design vision"将code
: 从behavior-level转成gate-leve，接下来我要用什麽方法或有什麽软体
: 将此gate-level的电路转成netlist(有点类似cadence->export->CDL)
: 或是layout档(.dgs)，拜托各位知道的学长同学给我点指点，感激不尽
DC 可以转出NETLIST 如果要LAYOUT 接下来就APR啦 就可以产生GDS 如果 你不会用DC
转出NETLIST 也可以 利用CALIBRE抽出来 不知道你要转NETLIST要做啥 如果是要做LVS
CALIBRE 可以吃 DC转出的VERILOG作 LVS APR的软体(如ASTRO)本身也有LVS的功能
详细你可以去看 相关EDA TOOLS的手册 CIC都有提供
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1F：推 marsyang:你是要做mixed-mode co-sim吗? 用v2s的软体... 05/15 23:57