作者Sharon9 (加 油)
看板ICDESIGN
標題Re: 請問delay要如何模擬~還有.fsdb[怎嚜看?
時間Wed Jan 4 01:12:46 2006
※ 引述《ErnestK (紀律)》之銘言：
: 把testbench裡面 Half cycle的值調一下
: 如果成功會出現verification passed的訊息
: 失敗的話會出現verification failed的訊息，再把half cycle加大
: 成功的話再去跑波形
那直接拿助教的testbench跑~第一次就verification failed呢?@~@
難道是Varilog寫錯了嗎?
: 應該就不會有xxx出現了
: (除了最前面一段以外)
: 然後改一下signal value radix and signal value notation(ppt最後一頁)
: 就可以很方便的看到輸入輸出值了
: ※ 引述《Sharon9 (加 油)》之銘言：
: : 如題
: : 弄到剛剛總算把波形run出來了
: : 不過打開後要怎嚜看呢?我只看到ㄧ堆標記xxx的波形
: : (怎比awave&開的波形難懂好多阿@~@)
: : 還有~delay該怎嚜模擬呢?
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.42.22
1F：推 phylin:應該是 debug一下吧:) 01/04 01:28
2F：推 Parhelia:先把testbench裡面的half cycle條大一點跑跑看吧 01/04 01:51
3F：推 skygrass:請問half cycle大概數值是多少 01/04 02:15
4F：→ ErnestK:第89篇 01/04 03:20