作者Sharon9 (加 油)
看板ICDESIGN
标题Re: 请问delay要如何模拟~还有.fsdb[怎嚜看?
时间Wed Jan 4 01:12:46 2006
※ 引述《ErnestK (纪律)》之铭言：
: 把testbench里面 Half cycle的值调一下
: 如果成功会出现verification passed的讯息
: 失败的话会出现verification failed的讯息，再把half cycle加大
: 成功的话再去跑波形
那直接拿助教的testbench跑~第一次就verification failed呢?@~@
难道是Varilog写错了吗?
: 应该就不会有xxx出现了
: (除了最前面一段以外)
: 然後改一下signal value radix and signal value notation(ppt最後一页)
: 就可以很方便的看到输入输出值了
: ※ 引述《Sharon9 (加 油)》之铭言：
: : 如题
: : 弄到刚刚总算把波形run出来了
: : 不过打开後要怎嚜看呢?我只看到ㄧ堆标记xxx的波形
: : (怎比awave&开的波形难懂好多阿@~@)
: : 还有~delay该怎嚜模拟呢?
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◆ From: 140.112.42.22
1F：推 phylin:应该是 debug一下吧:) 01/04 01:28
2F：推 Parhelia:先把testbench里面的half cycle条大一点跑跑看吧 01/04 01:51
3F：推 skygrass:请问half cycle大概数值是多少 01/04 02:15
4F：→ ErnestK:第89篇 01/04 03:20