※ 引述《WiseWang (鈍石成器)》之銘言： : 看大家交上來的作業,有些人做的相當不錯, : 有14位同學的面積壓在80um^2以下,可喜可賀~:D : 但有些同學......作業有些疏失XD 已經來找我的同學就不列出來了^^" : 同學a:cell面積到320um^2 b*****012 layout style有不少進步的空間^^" : 同學c:沒有把3個cell串起來 r94***802 一個cell的LVS report也不見蹤影...... : 同學d1 d2 d3:沒交layout圖,只有分析電路. b*****034 作業上的學號少寫一個零XD 不過很老實的承認自己還沒layout完^^" b*****041 沒畫真值表= = b*****080 即使沒列學號也知道是你吧(指) : 還是要layout吧,晚一點交沒關係,但總是要讓老師與助教看到學習成果吧^^" : 同學dx:layout做了但沒印出來?一定要印的啦-________- b*****040 : 同學e1:Layout面積大了點,而且一個cell中為何要分成兩排vdd呢?@@ b*****004 : 同學e2:layout怎麼只有打一個contact到vdd gnd?而且面積也大了點^^" b91****81 原本面積185um^2...如果要打一排vdd gnd就會超過200um^2... : 同學f:DRC竟然沒有error?@@ layout中顯然沒符合metal density,應該會有error! b*****028 : cell圖中只有vdd gnd的label?-->LVS如何過的?只跑一個"INV"? : 同學g:Layout中的label沒打在metal上!如何跑LVS? b****1044 cell圖中vdd的label打在空地上...O_O 不過串聯圖中有改善 : 同學h:cell中少一個label?(應該是少兩個...) b*****120 隨然面積小,但pin打的也很小= =(除了VDD) 而且沒看到Fo,Yi的pin? : 同學i:有一塊metal1寬度太小,不到0.2...如何過DRC? b9250***1 還有許多地方metal的間隔不夠大 而且沒有DRC LVS report : ......有些作業還沒仔細看...以上是"秒殺名單"XD : 以上的情形,當事人看了應該就知道在說自己吧^^" : 弄出完整版的作業,會手下留情的^^" --

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