※ 引述《WiseWang (钝石成器)》之铭言： : 看大家交上来的作业,有些人做的相当不错, : 有14位同学的面积压在80um^2以下,可喜可贺~:D : 但有些同学......作业有些疏失XD 已经来找我的同学就不列出来了^^" : 同学a:cell面积到320um^2 b*****012 layout style有不少进步的空间^^" : 同学c:没有把3个cell串起来 r94***802 一个cell的LVS report也不见踪影...... : 同学d1 d2 d3:没交layout图,只有分析电路. b*****034 作业上的学号少写一个零XD 不过很老实的承认自己还没layout完^^" b*****041 没画真值表= = b*****080 即使没列学号也知道是你吧(指) : 还是要layout吧,晚一点交没关系,但总是要让老师与助教看到学习成果吧^^" : 同学dx:layout做了但没印出来?一定要印的啦-________- b*****040 : 同学e1:Layout面积大了点,而且一个cell中为何要分成两排vdd呢?@@ b*****004 : 同学e2:layout怎麽只有打一个contact到vdd gnd?而且面积也大了点^^" b91****81 原本面积185um^2...如果要打一排vdd gnd就会超过200um^2... : 同学f:DRC竟然没有error?@@ layout中显然没符合metal density,应该会有error! b*****028 : cell图中只有vdd gnd的label?-->LVS如何过的?只跑一个"INV"? : 同学g:Layout中的label没打在metal上!如何跑LVS? b****1044 cell图中vdd的label打在空地上...O_O 不过串联图中有改善 : 同学h:cell中少一个label?(应该是少两个...) b*****120 随然面积小,但pin打的也很小= =(除了VDD) 而且没看到Fo,Yi的pin? : 同学i:有一块metal1宽度太小,不到0.2...如何过DRC? b9250***1 还有许多地方metal的间隔不够大 而且没有DRC LVS report : ......有些作业还没仔细看...以上是"秒杀名单"XD : 以上的情形,当事人看了应该就知道在说自己吧^^" : 弄出完整版的作业,会手下留情的^^" --

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