作者qazwsxedc597 (Deus)
看板Grad-ProbAsk
標題[理工] 計組 TLB跟page table觀念
時間Sat Nov 28 07:36:57 2020
我的理解是當一個cpu要data的時候,他會輸出一個虛擬位址
然後會看TLB有沒有hit,有hit就直接得到實體位址去cache檢查
我想問的是如果TLB miss,接下來cpu要去看cache有沒有hit是要通過page table得到實體位
址再去cache檢查嗎
這樣是會卡到一次的記憶體存取的時間？
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※ 編輯: qazwsxedc597 (1.175.110.4 臺灣), 11/28/2020 07:39:09
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