作者Aa841018 (andrew)
看板Grad-ProbAsk
標題[理工]計組上冊437（4）！
時間Tue Nov 20 20:14:06 2018
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https://i.imgur.com/z4tdl6u.jpg
感覺3、4是相反敘述，怎麼3錯4也錯啊！？
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1F：推 magic83v: 能take fewer cycle 但因為在pipeline還是要跑5個stage 11/20 21:17
2F：→ magic83v: 所以還是無法improve 11/20 21:17
3F：→ Aa841018: 減少cycle就是減少stage的意思吧！因為一個stage消耗一 11/20 22:04
4F：→ Aa841018: 個cycle，比如說，branch jump不需要WB 11/20 22:04
5F：推 skyHuan: 因為還是有ALU指令，要WB不能少stage 11/20 23:03
6F：→ skyHuan: 照理來說只有jump或branch應該是可以直接跳過第五個stage 11/20 23:03
7F：→ skyHuan: ，但這樣throughput未必比較高performance應該是不會比 11/20 23:03
8F：→ skyHuan: 較好 11/20 23:03
9F：→ Aa841018: 是因為clock cycle time會隨著clock數量變動嗎？不然thr 11/21 10:04
10F：→ Aa841018: oughtput應該會變高吧？ 11/21 10:04
11F：推 skyHuan: 如果是直接跳過一個stage，cycle應該不會有太大的改變， 11/21 10:33
12F：→ skyHuan: 如果是合併兩個變成一個stage，cycle就會變長 11/21 10:33
13F：→ skyHuan: 如果增加stage數，可以讓每個cycle完成的指令增加，達到o 11/21 10:33
14F：→ skyHuan: verlap的目的，所以才會有這章最後面deeply pipeline的 11/21 10:33
15F：→ skyHuan: 議題，但相對的pipeline變長hazard等要考慮的問題也會變 11/21 10:33
16F：→ skyHuan: 多也比較難製作 11/21 10:33