作者Aa841018 (andrew)
看板Grad-ProbAsk
标题[理工]计组上册437（4）！
时间Tue Nov 20 20:14:06 2018
https://i.imgur.com/vEtydUX.jpg
https://i.imgur.com/z4tdl6u.jpg
感觉3、4是相反叙述，怎麽3错4也错啊！？
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 39.9.158.3
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Grad-ProbAsk/M.1542716048.A.DD8.html
1F：推 magic83v: 能take fewer cycle 但因为在pipeline还是要跑5个stage 11/20 21:17
2F：→ magic83v: 所以还是无法improve 11/20 21:17
3F：→ Aa841018: 减少cycle就是减少stage的意思吧！因为一个stage消耗一 11/20 22:04
4F：→ Aa841018: 个cycle，比如说，branch jump不需要WB 11/20 22:04
5F：推 skyHuan: 因为还是有ALU指令，要WB不能少stage 11/20 23:03
6F：→ skyHuan: 照理来说只有jump或branch应该是可以直接跳过第五个stage 11/20 23:03
7F：→ skyHuan: ，但这样throughput未必比较高performance应该是不会比 11/20 23:03
8F：→ skyHuan: 较好 11/20 23:03
9F：→ Aa841018: 是因为clock cycle time会随着clock数量变动吗？不然thr 11/21 10:04
10F：→ Aa841018: oughtput应该会变高吧？ 11/21 10:04
11F：推 skyHuan: 如果是直接跳过一个stage，cycle应该不会有太大的改变， 11/21 10:33
12F：→ skyHuan: 如果是合并两个变成一个stage，cycle就会变长 11/21 10:33
13F：→ skyHuan: 如果增加stage数，可以让每个cycle完成的指令增加，达到o 11/21 10:33
14F：→ skyHuan: verlap的目的，所以才会有这章最後面deeply pipeline的 11/21 10:33
15F：→ skyHuan: 议题，但相对的pipeline变长hazard等要考虑的问题也会变 11/21 10:33
16F：→ skyHuan: 多也比较难制作 11/21 10:33