作者deepwoody (快回火星吧)
看板Electronics
標題Re: [問題] 通道trap hold對VT影響
時間Mon Dec 23 09:48:17 2024
※ 引述《a49125143 (bring to my life)》之銘言：
: 請問一下假設因為材料特性dangling bond表面trap hold
: 假設在增加NO treatment時
: 為什麼PMOS VT high
: NMOS VT low
: https://i.imgur.com/uwQPDU2.jpeg
是hole trapping吧
當hole trapping在表面時，transistor channel更容易吸引電子 也就是NMOS Vth變得更
低。相反地，PMOS Vth就會變高。
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※ 編輯: deepwoody (220.157.174.186 日本), 12/23/2024 09:49:15
※ 編輯: deepwoody (220.157.174.186 日本), 12/23/2024 09:49:28
1F：推 a49125143: 感謝 12/23 15:52