作者deepwoody (快回火星吧)
看板Electronics
标题Re: [问题] 通道trap hold对VT影响
时间Mon Dec 23 09:48:17 2024
※ 引述《a49125143 (bring to my life)》之铭言：
: 请问一下假设因为材料特性dangling bond表面trap hold
: 假设在增加NO treatment时
: 为什麽PMOS VT high
: NMOS VT low
: https://i.imgur.com/uwQPDU2.jpeg
是hole trapping吧
当hole trapping在表面时，transistor channel更容易吸引电子 也就是NMOS Vth变得更
低。相反地，PMOS Vth就会变高。
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※ 编辑: deepwoody (220.157.174.186 日本), 12/23/2024 09:49:15
※ 编辑: deepwoody (220.157.174.186 日本), 12/23/2024 09:49:28
1F：推 a49125143: 感谢 12/23 15:52