作者wasai (-0a)
看板Electronics
標題[問題] 跨clock domain的sta
時間Wed Jun 29 08:19:37 2022
目前已有
create_clock clk
create_generated_clock -name clk_div_2 \
[get_pins clk_div_2_reg/Q] -divide_by 2 -source clk
clk_div_2 會在
MEM 會在clk_div_2 falling edge 輸出DOUT
DFF is rising edge trigger by clk
clk_div_2---> MEM --> DFF
^
clk |
請問這個路徑要如何在primetime中檢查?
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1F：→ wildwolf: 先用 clk_div_2 triggered 的 DFF 存入資料後，再按照一 06/29 14:55
2F：→ wildwolf: 般 CDC 的做法，將資料交換到 "clk" domain 那邊。 06/29 14:56
3F：推 hsucheng: 你的mem有lib嗎 06/29 16:07
4F：→ wasai: 再度檢查 發現sdc有漏設clock 感謝回覆 07/01 17:25