我最近在做dc合成的作業 遇到瓶頸需要前輩指教 dc的error：Error: Width mismatch on port 'S' of reference to 'MUX' in 'CORE'. (LINK-3) 一併附上我覺得應該問題所在的warning： Unable to resolve reference 'MUX' in 'CORE'. (LINK-5) LINK5說CORE無法引用MUX，但我也不知道缺少什麼lib之類的東西 擷取相關程式 CORE.v： wire [1:0] s; MUX mux (.M1(Cout1), .M2(Cout2), .M3(Cout3), .S(s), .Clk_out(feedback)); MUX.v： module MUX (M1,M2,M3,S,Clk_out); input M1; input M2; input M3; input [1:0] S; output Clk_out; reg Clk_out; always@(*) begin case (S) 2'b00 :Clk_out=M1; 2'b01 :Clk_out=M2; 2'b10 :Clk_out=M3; default :Clk_out=M1; endcase end endmodule 我知道可能寫得很爛 若有需要其他完整程式再跟我說 麻煩各位前輩指點 --

※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.125.44.103 (臺灣) ※ 文章網址: https://webptt.com/m.aspx?n=bbs/Electronics/M.1633689837.A.A94.html → hsucheng: S的大小寫 10/08 19:35 → hsucheng: 看錯, 你的x應該要用s吧 10/08 19:36 我s,x都試過了 ※ 編輯: ace16525 (1.200.159.147 臺灣), 10/08/2021 20:28:10 → wju1230: x沒宣告阿 自然width不對 不是用try and error的方式吧 10/08 23:11 → ayn775437403: Width mismatch on port 'S' 10/08 23:23 推 tkhan: 慘，英文不好，這個沒救 10/09 08:19 推 weop388: Port S是2-bit寬，你接上signal x的寬度是？ 10/09 12:33 噓 bakerly: 沒宣告寫在接口上會自動宣告為1bit wire，和2bit 的S wid 10/09 17:19 → bakerly: th miss match 10/09 17:19 → bakerly: 對不起按成噓，等下補推。 10/09 17:19 推 bakerly: 補推 10/09 18:10 推 a12349221: 變數沒有宣告完整嗎？ 10/09 19:00 推 JerroLi: 一樓是對的 10/09 22:17 推 HenryLin123: 你有include嗎？ 10/10 00:53 有include,我有檢查到這部分 內文是擷取跟MUX相關的TOP CORE層和MUX程式 我改x時 wire有一起改成x,發文時沒改到 為避免誤會已修改內文 謝謝各位指正複製的錯誤 但目前還是沒解決error 推 arron860306: 兩個verilog都有正確讀進去dc嗎 有的話打link有出 10/11 16:24 → arron860306: 現什麼錯誤？ 10/11 16:24 warning： Unable to resolve reference 'MUX' in 'CORE'. (LINK-5) 這個warning感覺是沒讀到mux 但找不到問題所在 ※ 編輯: ace16525 (1.200.130.64 臺灣), 10/11/2021 18:36:00 → hsucheng: 要不要直接貼程式碼.. 10/11 21:46 → arron860306: 讀進去的時候你指令打了什麼 感覺就是沒有成功讀進去 10/11 23:02 → hsucheng: link_library有設到正確的db嗎 10/11 23:31 推 mmonkeyboyy: mux = =" reg output拿掉看看 10/12 08:48 ＠ 以上紅底標記19位，每人100P(稅前)發送完成! by AutoGiveP 2.12 ※ 編輯: ace16525 (140.125.44.103 臺灣), 10/12/2021 13:12:58