我最近在做dc合成的作业 遇到瓶颈需要前辈指教 dc的error：Error: Width mismatch on port 'S' of reference to 'MUX' in 'CORE'. (LINK-3) 一并附上我觉得应该问题所在的warning： Unable to resolve reference 'MUX' in 'CORE'. (LINK-5) LINK5说CORE无法引用MUX，但我也不知道缺少什麽lib之类的东西 撷取相关程式 CORE.v： wire [1:0] s; MUX mux (.M1(Cout1), .M2(Cout2), .M3(Cout3), .S(s), .Clk_out(feedback)); MUX.v： module MUX (M1,M2,M3,S,Clk_out); input M1; input M2; input M3; input [1:0] S; output Clk_out; reg Clk_out; always@(*) begin case (S) 2'b00 :Clk_out=M1; 2'b01 :Clk_out=M2; 2'b10 :Clk_out=M3; default :Clk_out=M1; endcase end endmodule 我知道可能写得很烂 若有需要其他完整程式再跟我说 麻烦各位前辈指点 --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 140.125.44.103 (台湾) ※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1633689837.A.A94.html → hsucheng: S的大小写 10/08 19:35 → hsucheng: 看错, 你的x应该要用s吧 10/08 19:36 我s,x都试过了 ※ 编辑: ace16525 (1.200.159.147 台湾), 10/08/2021 20:28:10 → wju1230: x没宣告阿 自然width不对 不是用try and error的方式吧 10/08 23:11 → ayn775437403: Width mismatch on port 'S' 10/08 23:23 推 tkhan: 惨，英文不好，这个没救 10/09 08:19 推 weop388: Port S是2-bit宽，你接上signal x的宽度是？ 10/09 12:33 嘘 bakerly: 没宣告写在接口上会自动宣告为1bit wire，和2bit 的S wid 10/09 17:19 → bakerly: th miss match 10/09 17:19 → bakerly: 对不起按成嘘，等下补推。 10/09 17:19 推 bakerly: 补推 10/09 18:10 推 a12349221: 变数没有宣告完整吗？ 10/09 19:00 推 JerroLi: 一楼是对的 10/09 22:17 推 HenryLin123: 你有include吗？ 10/10 00:53 有include,我有检查到这部分 内文是撷取跟MUX相关的TOP CORE层和MUX程式 我改x时 wire有一起改成x,发文时没改到 为避免误会已修改内文 谢谢各位指正复制的错误 但目前还是没解决error 推 arron860306: 两个verilog都有正确读进去dc吗 有的话打link有出 10/11 16:24 → arron860306: 现什麽错误？ 10/11 16:24 warning： Unable to resolve reference 'MUX' in 'CORE'. (LINK-5) 这个warning感觉是没读到mux 但找不到问题所在 ※ 编辑: ace16525 (1.200.130.64 台湾), 10/11/2021 18:36:00 → hsucheng: 要不要直接贴程式码.. 10/11 21:46 → arron860306: 读进去的时候你指令打了什麽 感觉就是没有成功读进去 10/11 23:02 → hsucheng: link_library有设到正确的db吗 10/11 23:31 推 mmonkeyboyy: mux = =" reg output拿掉看看 10/12 08:48 ＠ 以上红底标记19位，每人100P(税前)发送完成! by AutoGiveP 2.12 ※ 编辑: ace16525 (140.125.44.103 台湾), 10/12/2021 13:12:58