作者andyping (19930905)
看板Electronics
標題[問題] 關於via打在mos gate 上的疑問
時間Tue Aug 10 15:18:40 2021
各位前輩好
最近在layout 上遇到一個疑問
mos layout 的結構是active region 長一層gate layer
因為之前建std cell 時我的via有時會打在gate和active region上面
請問這個對於mos來說會有什麼影響嗎？
有聽前輩說這個出點位置盡量避免
因為會造成gate 容易turn on
然而我的drc 都pass
據說是跟cmp製程有關?
想問板上強者提供一些意見 謝謝
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1F：→ wildwolf: 沒什麼影響 08/10 16:58
2F：→ samm3320: DRC可以就是可以 08/10 17:23
3F：→ samm3320: 我們家就一直不給，很討厭 08/10 17:24
4F：推 mmonkeyboyy: 看製程 你不要三明治 或是一根通天柱 都還好 08/10 22:46
5F：→ mmonkeyboyy: 我忘了在那一個製程我也遇過 @_@ 08/10 22:47
6F：→ outzumin: 從製造觀點容易造成gate metal defect。還會有應力效應 08/24 13:36
7F：→ outzumin: 。一般會盡量避免 08/24 13:36
8F：推 skysleep: 應該是overlay問題吧，poly通常要做min.，如果打contact 09/02 07:39
9F：→ skysleep: ，容易製程上有weak point拉到旁邊再打1c，製程margin比 09/02 07:39
10F：→ skysleep: 較大 09/02 07:39
11F：推 tony9211: 通常還是會拉出來 在打contact 09/26 09:23