作者andyping (19930905)
看板Electronics
标题[问题] 关於via打在mos gate 上的疑问
时间Tue Aug 10 15:18:40 2021
各位前辈好
最近在layout 上遇到一个疑问
mos layout 的结构是active region 长一层gate layer
因为之前建std cell 时我的via有时会打在gate和active region上面
请问这个对於mos来说会有什麽影响吗？
有听前辈说这个出点位置尽量避免
因为会造成gate 容易turn on
然而我的drc 都pass
据说是跟cmp制程有关?
想问板上强者提供一些意见 谢谢
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1F：→ wildwolf: 没什麽影响 08/10 16:58
2F：→ samm3320: DRC可以就是可以 08/10 17:23
3F：→ samm3320: 我们家就一直不给，很讨厌 08/10 17:24
4F：推 mmonkeyboyy: 看制程 你不要三明治 或是一根通天柱 都还好 08/10 22:46
5F：→ mmonkeyboyy: 我忘了在那一个制程我也遇过 @_@ 08/10 22:47
6F：→ outzumin: 从制造观点容易造成gate metal defect。还会有应力效应 08/24 13:36
7F：→ outzumin: 。一般会尽量避免 08/24 13:36
8F：推 skysleep: 应该是overlay问题吧，poly通常要做min.，如果打contact 09/02 07:39
9F：→ skysleep: ，容易制程上有weak point拉到旁边再打1c，制程margin比 09/02 07:39
10F：→ skysleep: 较大 09/02 07:39
11F：推 tony9211: 通常还是会拉出来 在打contact 09/26 09:23