作者brightest (fff)
看板Electronics
標題Re: [問題] Verilog code 控制訊號問題
時間Mon Jul 19 00:03:31 2021
※ 引述《spurslover (肥宅最後希望)》之銘言：
: 各位好～
: 我目前碰到的問題是我有兩個module
: 其中一個module1負責輸出資料而module2負責分析結果並輸出
: 目前遇到的問題是第一個module丟資料時
: 假設現在丟第一筆資料給module2分析而module2還沒分析完第二筆資料又進來了
: 我目前想到的解決方法為把module2的輸出拿來當作module1的輸入
: 用狀態機的方式來呈現
: 當做完時才拉起來1 module1的第二筆資料才能在輸出
: 但是這樣有個問題是一開始執行的時候module2的output是沒有數值的
: 想請問各位大大有沒有什麼比較好的想法或是建議？
: 希望能提供給我一點思考的方向
: 謝謝各位了
用valid/ready 的握手協議
當module2不能收data的時候 輸出 ready=0
此時module1 的valid 維持1且資料不改變
具體可以去看AMBA的spec
算是蠻清楚的
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1F：推 td2100106: 謝謝回覆這個問題我後來把他全部寫成狀態機了 07/19 01:27