作者brightest (fff)
看板Electronics
标题Re: [问题] Verilog code 控制讯号问题
时间Mon Jul 19 00:03:31 2021
※ 引述《spurslover (肥宅最後希望)》之铭言：
: 各位好～
: 我目前碰到的问题是我有两个module
: 其中一个module1负责输出资料而module2负责分析结果并输出
: 目前遇到的问题是第一个module丢资料时
: 假设现在丢第一笔资料给module2分析而module2还没分析完第二笔资料又进来了
: 我目前想到的解决方法为把module2的输出拿来当作module1的输入
: 用状态机的方式来呈现
: 当做完时才拉起来1 module1的第二笔资料才能在输出
: 但是这样有个问题是一开始执行的时候module2的output是没有数值的
: 想请问各位大大有没有什麽比较好的想法或是建议？
: 希望能提供给我一点思考的方向
: 谢谢各位了
用valid/ready 的握手协议
当module2不能收data的时候 输出 ready=0
此时module1 的valid 维持1且资料不改变
具体可以去看AMBA的spec
算是蛮清楚的
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1F：推 td2100106: 谢谢回覆这个问题我後来把他全部写成状态机了 07/19 01:27