作者PolarBearCat (北極熊)
看板Electronics
標題[問題] 模擬的時脈跟合成的時脈約束
時間Mon May 31 20:34:40 2021
想請問一下大家
假設我今天在dc做合成
給定的條件cycle週期是8ns
可是我在Ncverilog跑模擬時用8ns的clk去跑會出現timing violation(DC的slack大於0）
請問這是為什麼？
還有一個問題
實務上在設計的時候，在dc給的約束跟跑模擬給的時脈一定要一樣嗎
我用8ns去合成，跑模擬也一定要用8ns嗎
還是我能用更長的週期
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1F：推 hsucheng: 就path太長跑不到8n阿 05/31 22:00
2F：→ PolarBearCat: 回樓上 可是我在dc合成完的slack都是正的 05/31 22:02
3F：→ hsucheng: 跑跑看presim的sta 05/31 22:03
4F：推 r901042004: 只要不是hold time violation 06/01 08:45
5F：→ r901042004: 稍微降頻跑沒什麼問題 06/01 08:45
6F：推 mmonkeyboyy: 你這只能說明NC DC合出來的東西不一樣而已 06/02 10:45
7F：→ mmonkeyboyy: 我猜在一些constraints地方你可能沒下完整 06/02 10:45
8F：→ mmonkeyboyy: 最常見的就是一些該ignore的沒做 06/02 10:46
9F：→ mmonkeyboyy: dc 一般給的高一點 這樣之後才有空間 06/02 10:47
10F：→ mmonkeyboyy: 那只是前端做的 最後還是看後端的 06/02 10:48
11F：→ mmonkeyboyy: 只要你hold time OK 原則上ok pvt有時要再看一下 06/02 10:48
12F：推 mmonkeyboyy: 啊 另一個問clock是不是也是你 就別刪了 後人可以 06/02 10:57
13F：→ mmonkeyboyy: 參考啊 06/02 10:57