作者PolarBearCat (北极熊)
看板Electronics
标题[问题] 模拟的时脉跟合成的时脉约束
时间Mon May 31 20:34:40 2021
想请问一下大家
假设我今天在dc做合成
给定的条件cycle周期是8ns
可是我在Ncverilog跑模拟时用8ns的clk去跑会出现timing violation(DC的slack大於0）
请问这是为什麽？
还有一个问题
实务上在设计的时候，在dc给的约束跟跑模拟给的时脉一定要一样吗
我用8ns去合成，跑模拟也一定要用8ns吗
还是我能用更长的周期
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1F：推 hsucheng: 就path太长跑不到8n阿 05/31 22:00
2F：→ PolarBearCat: 回楼上 可是我在dc合成完的slack都是正的 05/31 22:02
3F：→ hsucheng: 跑跑看presim的sta 05/31 22:03
4F：推 r901042004: 只要不是hold time violation 06/01 08:45
5F：→ r901042004: 稍微降频跑没什麽问题 06/01 08:45
6F：推 mmonkeyboyy: 你这只能说明NC DC合出来的东西不一样而已 06/02 10:45
7F：→ mmonkeyboyy: 我猜在一些constraints地方你可能没下完整 06/02 10:45
8F：→ mmonkeyboyy: 最常见的就是一些该ignore的没做 06/02 10:46
9F：→ mmonkeyboyy: dc 一般给的高一点 这样之後才有空间 06/02 10:47
10F：→ mmonkeyboyy: 那只是前端做的 最後还是看後端的 06/02 10:48
11F：→ mmonkeyboyy: 只要你hold time OK 原则上ok pvt有时要再看一下 06/02 10:48
12F：推 mmonkeyboyy: 啊 另一个问clock是不是也是你 就别删了 後人可以 06/02 10:57
13F：→ mmonkeyboyy: 参考啊 06/02 10:57