作者m3365789 (demo)
看板Electronics
標題Re: [問題] verilog 語法問題
時間Tue Mar 3 08:53:44 2020
想問個testbench的問題，
一般會用#將訊號delay，
但這是以testbench定義的時間單位，
假設單位是1ns，
將某個輸入訊號delay 3ns就寫是#3，
那如果要delay 3個clock cycle呢？
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.247.97.138 (臺灣)
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※ 編輯: m3365789 (27.247.97.138 臺灣), 03/03/2020 09:11:30
1F：推 Uruzu: repeat (3) @(posedge clock);03/03 10:41
感謝！
※ 編輯: m3365789 (39.8.33.69 臺灣), 03/03/2020 20:51:05
2F：推 abcd789abcd7: #clock_cycle*3 ，clock_cycle用parameter定義 03/04 20:52