作者m3365789 (demo)
看板Electronics
标题Re: [问题] verilog 语法问题
时间Tue Mar 3 08:53:44 2020
想问个testbench的问题，
一般会用#将讯号delay，
但这是以testbench定义的时间单位，
假设单位是1ns，
将某个输入讯号delay 3ns就写是#3，
那如果要delay 3个clock cycle呢？
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※ 编辑: m3365789 (27.247.97.138 台湾), 03/03/2020 09:11:30
1F：推 Uruzu: repeat (3) @(posedge clock);03/03 10:41
感谢！
※ 编辑: m3365789 (39.8.33.69 台湾), 03/03/2020 20:51:05
2F：推 abcd789abcd7: #clock_cycle*3 ，clock_cycle用parameter定义 03/04 20:52