作者eamansf96xs (草爺)
看板Electronics
標題[問題] clk tree
時間Wed Jun 5 22:59:14 2019
想請問為何clk tree長完
會short所有vdd vss
以及 合成的時候slack等於0.00是可以的嗎？
還煩請有經驗的人不吝回答 thx
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1F：→ wildwolf: 先接好 standard cell power 才做 CTS, CTS 也會routing 06/06 08:29
2F：→ eamansf96xs: w大 我應該是這樣做沒錯 06/06 10:33
3F：→ eamansf96xs: 照著cic上課的步驟 06/06 10:33
4F：→ eamansf96xs: 奇怪的一點是我在繞clk tree有些flipflop竟然沒接0.0 06/06 10:33
5F：推 ilovepachaya: 會不會是clock as data, tool自動認成ignore pin 06/06 12:16
6F：→ eamansf96xs: clock as data是因為我合成出現錯誤嗎？ 06/06 23:55
7F：推 silentchaos: power鋪太密了嗎？cts routing 只好short也不要route 06/27 00:44
8F：→ silentchaos: 不出來 06/27 00:44
9F：→ silentchaos: floating 有可能是netlist不用接例如Qn，詳細看才會 06/27 00:45
10F：→ silentchaos: 知道 06/27 00:45
11F：推 silentchaos: 可試試verify lvs看看狀況 06/27 00:47