作者eamansf96xs (草爷)
看板Electronics
标题[问题] clk tree
时间Wed Jun 5 22:59:14 2019
想请问为何clk tree长完
会short所有vdd vss
以及 合成的时候slack等於0.00是可以的吗？
还烦请有经验的人不吝回答 thx
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1F：→ wildwolf: 先接好 standard cell power 才做 CTS, CTS 也会routing 06/06 08:29
2F：→ eamansf96xs: w大 我应该是这样做没错 06/06 10:33
3F：→ eamansf96xs: 照着cic上课的步骤 06/06 10:33
4F：→ eamansf96xs: 奇怪的一点是我在绕clk tree有些flipflop竟然没接0.0 06/06 10:33
5F：推 ilovepachaya: 会不会是clock as data, tool自动认成ignore pin 06/06 12:16
6F：→ eamansf96xs: clock as data是因为我合成出现错误吗？ 06/06 23:55
7F：推 silentchaos: power铺太密了吗？cts routing 只好short也不要route 06/27 00:44
8F：→ silentchaos: 不出来 06/27 00:44
9F：→ silentchaos: floating 有可能是netlist不用接例如Qn，详细看才会 06/27 00:45
10F：→ silentchaos: 知道 06/27 00:45
11F：推 silentchaos: 可试试verify lvs看看状况 06/27 00:47