作者suspect1 ()
看板Electronics
標題[問題] SR latch
時間Thu Jun 21 22:01:53 2018
板上的大大可以解釋一下這個考題的意思嗎？
a SR latch implemented with 2 Nand gates
(1)changes in 2 outputs always take place with time difference of a gate
delay ? (True or False)
(2)It takes shorter time to set Q to 1 than reset Q to 0 (True or False)
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※ 編輯: suspect1 (114.44.79.103), 06/21/2018 22:06:04
※ suspect1:轉錄至看板 Grad-ProbAsk 06/21 22:06
1F：推 nova06091: 1 true 2 false 06/21 22:49
2F：→ suspect1: 可以講解一下嗎？ 06/21 23:39
3F：→ r901042004: 首先SR-latch只會有一個output為1，或是都為0 06/22 01:06
4F：→ r901042004: 所以(1)兩個output同時改變只有(1,0)<->(0,1)的可能 06/22 01:08
5F：→ r901042004: 想想看output這樣改變時，是否每一種可能都會造成 06/22 01:10
6F：→ r901042004: 其中一個gate先改變，接著才讓另一個gate改變 06/22 01:10
7F：→ r901042004: (time difference) 06/22 01:11
8F：→ r901042004: (2)也是一樣的意思，想想看set和reset時，哪個gate 06/22 01:12
9F：→ r901042004: 先改變，它的output就會比較快出來 06/22 01:13
10F：→ corydoras09: SR LARCH有兩種架構，真值表不太一樣 06/22 09:02
※ 編輯: suspect1 (42.72.109.177), 06/22/2018 13:58:57
11F：→ suspect1: 題目有說是用Nand Gate 06/22 13:59
12F：推 Archer55b6: 在考propagation delay吧 我看是true true 06/22 20:00
13F：→ suspect1: 樓上是對的 06/23 20:58