作者eamansf96xs (草爺)
看板Electronics
標題[問題] RTL 與 gatelevel 的 模擬
時間Tue Apr 10 20:02:16 2018
想請問一下 兩者在相同tb下模擬
RTL會過 經DC合成完就不會過了
我的狀況是要讀100筆資料
合成完的電路只會讀到99筆
時脈已經確定過很多次了
但是就是少一筆
有人有遇過這種狀況嗎？
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1F：推 mmonkeyboyy: gatelevel 那裡來的? 手刻? 04/10 20:55
2F：→ mmonkeyboyy: 把一些optimization先註掉跑 04/10 20:56
3F：→ mmonkeyboyy: 應該是有timing問題 前端要先有個rst 04/10 20:58
4F：→ eamansf96xs: 跑dc變成gatelevel netlist 04/10 21:02
5F：→ eamansf96xs: 可是我是拿比賽題目給的.sdc去跑耶 04/10 21:03
6F：→ eamansf96xs: 都有rst. 了 04/10 21:04
7F：→ eamansf96xs: report timing. slack都正的 04/10 21:26
8F：推 amistad: RTL 的 non-blocking assignment 加 delay 試試看 04/10 21:37
9F：→ eamansf96xs: 在rtl code 加delay. dc不是不會理會嗎？ 04/10 22:06
10F：→ eamansf96xs: 在code上加delay只是方便自己測試 04/10 22:07
11F：→ eamansf96xs: 實際電路不會因為你加delay他就幫你合delay. 我記得 04/10 22:07
12F：→ eamansf96xs: 是這樣 04/10 22:07
13F：推 kuoll: 個人經驗 八成是tb有問題 檢查一下資料怎麼灌的 灌完第1筆 04/10 22:39
14F：→ kuoll: 後滿足什麼條件才會灌第2筆？ 同理灌完第99筆後滿足什麼條 04/10 22:39
15F：→ kuoll: 件才會灌第100筆? 條件滿足了嗎？ 04/10 22:40
16F：→ eamansf96xs: 但rtl模擬有過欸 這樣還是tb問題？ 04/10 22:49
17F：→ eamansf96xs: 我做的是cic競賽的東西 tb應該不會有問題吧 04/10 23:14
18F：→ eamansf96xs: 抱歉 以解決 剛剛看了rtl code根本不會有我預期的 04/10 23:42
19F：→ eamansf96xs: 結果 但跑tb卻過了。。。 04/10 23:42
20F：→ eamansf96xs: 改了一下 合成完也能過了 04/10 23:42
21F：推 kuoll: tb不一定算無遺策 有些極端的pattern反而糾不出錯 大膽懷 04/11 01:00
22F：→ kuoll: 疑小心debug才是正確態度 04/11 01:00
23F：推 mmonkeyboyy: ......跑tb卻過了XD 太神奇了XD 04/11 02:07
24F：→ eamansf96xs: 了解 感謝各位幫助 04/11 08:19
25F：→ mmonkeyboyy: 哈 沒幫上什麼忙 只覺得這個太神奇了orz 04/11 12:30
26F：→ mmonkeyboyy: 實際電路加delaY沒有用btw 04/11 12:31
27F：→ mmonkeyboyy: 那些是non-sythesizable 04/11 12:31