作者hsucheng (Marshall)
看板Electronics
標題[問題] compile -scan後面積大增的問題?
時間Mon Jan 2 22:00:39 2017
各位前輩好:
目前設計了一個design，
compile完的cell area約為0.05mm^2，此時已經是gate-level電路。
在下一行打入compile -scan後
cell area會跑到0.9mm^2
雖然timing跟test coverage有達到，但這面積是正常的嗎?
請問該如何解決面積的問題
感謝
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※ 編輯: hsucheng (1.172.228.238), 01/02/2017 22:02:13
1F：推 ilovepachaya: 做完scan insertion後 再做一次inc compile. 最後再 01/03 12:31
2F：→ ilovepachaya: 用optimiza netlist 01/03 12:31
請問scan insertion指的是compile -scan還是insert_dft呢?
我讀取compile -scan完後的gate-level檔，再做compile -inc
面積有縮但是還是快900k，
另外optimize netlist是指什麼呢?
感謝回答
※ 編輯: hsucheng (163.18.57.175), 01/03/2017 15:49:53
3F：推 mmonkeyboyy: 這很正常 因為你只叫它做東西沒有整理它 01/03 20:29
4F：推 ilovepachaya: optimize_netlist 這個指令 01/03 20:51
5F：→ ilovepachaya: 樓上已經把正解說出來了。 01/03 20:52
6F：→ ilovepachaya: 理想上compile -scan面積就會變大。你的電路是不是F 01/03 20:53
7F：→ ilovepachaya: F比例高，有疑慮可以dump hier去觀察什麼變大 01/03 20:53