作者hsucheng (Marshall)
看板Electronics
标题[问题] compile -scan後面积大增的问题?
时间Mon Jan 2 22:00:39 2017
各位前辈好:
目前设计了一个design,
compile完的cell area约为0.05mm^2,此时已经是gate-level电路。
在下一行打入compile -scan後
cell area会跑到0.9mm^2
虽然timing跟test coverage有达到,但这面积是正常的吗?
请问该如何解决面积的问题
感谢
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 1.172.228.238
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1483365642.A.3FB.html
※ 编辑: hsucheng (1.172.228.238), 01/02/2017 22:02:13
1F:推 ilovepachaya: 做完scan insertion後 再做一次inc compile. 最後再 01/03 12:31
2F:→ ilovepachaya: 用optimiza netlist 01/03 12:31
请问scan insertion指的是compile -scan还是insert_dft呢?
我读取compile -scan完後的gate-level档,再做compile -inc
面积有缩但是还是快900k,
另外optimize netlist是指什麽呢?
感谢回答
※ 编辑: hsucheng (163.18.57.175), 01/03/2017 15:49:53
3F:推 mmonkeyboyy: 这很正常 因为你只叫它做东西没有整理它 01/03 20:29
4F:推 ilovepachaya: optimize_netlist 这个指令 01/03 20:51
5F:→ ilovepachaya: 楼上已经把正解说出来了。 01/03 20:52
6F:→ ilovepachaya: 理想上compile -scan面积就会变大。你的电路是不是F 01/03 20:53
7F:→ ilovepachaya: F比例高,有疑虑可以dump hier去观察什麽变大 01/03 20:53