作者nc23nick (弄牛連)
看板Electronics
標題[請益] Verilog module reset寫法
時間Tue Nov 8 14:27:15 2016
請問有寫rtl code的大大，如果FSM裡某個state裡一個module
電路必需重覆使用，輸出的資料等若干clk後又重新重送回輸入
此module已有拉rst線，reset module內部的counter
除了等待此module內counter重新數到0時再灌入訊號
有什麼方法可以不用等待並reset counter的方法嘛?
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※ 編輯: nc23nick (140.120.90.130), 11/08/2016 16:44:27
1F：→ amistad: 你確定你要的是reset訊號 ??? 11/08 20:06
2F：→ amistad: 還是另外一個state ??? 對狀態的定義再確認一下 11/08 20:07
3F：→ nc23nick: 大大你好，我是一直卡在counter沒歸零沒辦法送資料進去 11/08 22:02
4F：→ nc23nick: 目前做法是等那個state的counter歸零了才又跳回此state 11/08 22:03
5F：→ nc23nick: 如果在另寫一個state硬體的部份會共用嘛? 11/08 22:05
※ 編輯: nc23nick (36.234.148.112), 11/08/2016 22:07:08
6F：→ amistad: 如果是我，我會額外增加 states 來處理你想要處理的程序 11/08 22:10
7F：→ amistad: reset 不應該處理除了重置以外任何程序。 11/08 22:11
8F：→ amistad: 增加state，硬體共用。 11/08 22:12
9F：→ impression: 加個 idle state 11/08 22:24