作者nc23nick (弄牛连)
看板Electronics
标题[请益] Verilog module reset写法
时间Tue Nov 8 14:27:15 2016
请问有写rtl code的大大，如果FSM里某个state里一个module
电路必需重覆使用，输出的资料等若干clk後又重新重送回输入
此module已有拉rst线，reset module内部的counter
除了等待此module内counter重新数到0时再灌入讯号
有什麽方法可以不用等待并reset counter的方法嘛?
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※ 编辑: nc23nick (140.120.90.130), 11/08/2016 16:44:27
1F：→ amistad: 你确定你要的是reset讯号 ??? 11/08 20:06
2F：→ amistad: 还是另外一个state ??? 对状态的定义再确认一下 11/08 20:07
3F：→ nc23nick: 大大你好，我是一直卡在counter没归零没办法送资料进去 11/08 22:02
4F：→ nc23nick: 目前做法是等那个state的counter归零了才又跳回此state 11/08 22:03
5F：→ nc23nick: 如果在另写一个state硬体的部份会共用嘛? 11/08 22:05
※ 编辑: nc23nick (36.234.148.112), 11/08/2016 22:07:08
6F：→ amistad: 如果是我，我会额外增加 states 来处理你想要处理的程序 11/08 22:10
7F：→ amistad: reset 不应该处理除了重置以外任何程序。 11/08 22:11
8F：→ amistad: 增加state，硬体共用。 11/08 22:12
9F：→ impression: 加个 idle state 11/08 22:24