作者kramasdia (New~~)
看板Electronics
標題[問題] 多design include相同module合成時redefi
時間Thu Jun 23 20:36:32 2016
各位先進好
我有個design是這樣的
top.v底下包含module A.v、B.v、C.v
ABC底下每個又都有包含module m.v , n.v , o.v , p.v
(我不確定以下步驟是否正確)
為了得到layout要用的netlist跟sdc
我要用design compiler合成top.v
為了避免合成top太慢
我先合成了 o.v , p.v
得到 o_syn.v , p_syn.v以及他們的sdc 、 sdf
之後將A.v、B.v、C.v中的include o.v 改成 include o_syn.v
p.v 也改
然後將A.v、B.v、C.v 分別去合成得到 A_syn.v 、B_syn.v 、C_syn.v
最後將top.v內的include A.v 改成 A_syn.v
B、C也都改
在要合成top.v前，design compiler檢查出了一些問題所以不能合成
以下歸為兩類
1. B_syn.v內有重複宣告的module m
2. 並且B裡面出現\**SEQGEN**是在module p內部
附近都有Syntax error , cell不支援HDL instantiation (VER294)
稍微查了一下，有人說是沒link到lib
可是我A跟B分別合成的時候明明是用相同的路徑
也沒多include別的module
(錯誤太多 C還沒檢查到)
想請問我整個流程是對的嗎?
1.的問題該怎麼解(怕直接註解掉會造成B的錯誤)?
2.的原因可能是甚麼
感謝各位
如有需要更詳細的說明我會盡快附上
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1F：推 cmh317: 你是要用bottom up flow吧？ 06/23 23:19
我不太確定bottom up flow在這裡的意思
稍微查了一下 應該算bottom up沒錯
※ 編輯: kramasdia (140.113.214.137), 06/24/2016 10:13:12
2F：→ lovepy: 我的話會把全部的.v都讀進去 然後用切換current_design的 06/26 23:58
3F：→ lovepy: 方式先合成o和p 然後設dont touch合top 最後只存一組檔案 06/26 23:59
4F：→ lovepy: SEQGEN那個表示有可能找不到相對應的lib cell可以用 06/27 00:01
5F：→ lovepy: 先確認一下你link和target library有沒有設定錯誤 06/27 00:02
6F：推 rainstraw: 你的A B C gate level netlist 應該都有module m, 07/02 00:42
7F：→ rainstraw: 分開syn A,B,C又沒把m當成blackbox, 所以A/B/C_syn.v 07/02 00:43
8F：→ rainstraw: 通通有module m 07/02 00:43
9F：→ rainstraw: DC只跟你講B有重複 可能是因Error太多他已經放棄治療了 07/02 00:43
10F：→ rainstraw: 1. 可以考慮合成時不要放m.v, 當成blackbox 07/02 00:45
11F：→ rainstraw: 2. 既然你都說環境一致了, 把B解體成簡單版本試syn 07/02 00:46
12F：→ rainstraw: 問題繼續發生就拆design直到簡單到爆..總會抓出問題 07/02 00:46
非常感謝指點
我再繼續試試看
※ 編輯: kramasdia (140.113.214.137), 07/02/2016 16:33:37