作者kramasdia (New~~)
看板Electronics
标题[问题] 多design include相同module合成时redefi
时间Thu Jun 23 20:36:32 2016
各位先进好
我有个design是这样的
top.v底下包含module A.v、B.v、C.v
ABC底下每个又都有包含module m.v , n.v , o.v , p.v
(我不确定以下步骤是否正确)
为了得到layout要用的netlist跟sdc
我要用design compiler合成top.v
为了避免合成top太慢
我先合成了 o.v , p.v
得到 o_syn.v , p_syn.v以及他们的sdc 、 sdf
之後将A.v、B.v、C.v中的include o.v 改成 include o_syn.v
p.v 也改
然後将A.v、B.v、C.v 分别去合成得到 A_syn.v 、B_syn.v 、C_syn.v
最後将top.v内的include A.v 改成 A_syn.v
B、C也都改
在要合成top.v前，design compiler检查出了一些问题所以不能合成
以下归为两类
1. B_syn.v内有重复宣告的module m
2. 并且B里面出现\**SEQGEN**是在module p内部
附近都有Syntax error , cell不支援HDL instantiation (VER294)
稍微查了一下，有人说是没link到lib
可是我A跟B分别合成的时候明明是用相同的路径
也没多include别的module
(错误太多 C还没检查到)
想请问我整个流程是对的吗?
1.的问题该怎麽解(怕直接注解掉会造成B的错误)?
2.的原因可能是甚麽
感谢各位
如有需要更详细的说明我会尽快附上
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 140.113.214.137
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1F：推 cmh317: 你是要用bottom up flow吧？ 06/23 23:19
我不太确定bottom up flow在这里的意思
稍微查了一下 应该算bottom up没错
※ 编辑: kramasdia (140.113.214.137), 06/24/2016 10:13:12
2F：→ lovepy: 我的话会把全部的.v都读进去 然後用切换current_design的 06/26 23:58
3F：→ lovepy: 方式先合成o和p 然後设dont touch合top 最後只存一组档案 06/26 23:59
4F：→ lovepy: SEQGEN那个表示有可能找不到相对应的lib cell可以用 06/27 00:01
5F：→ lovepy: 先确认一下你link和target library有没有设定错误 06/27 00:02
6F：推 rainstraw: 你的A B C gate level netlist 应该都有module m, 07/02 00:42
7F：→ rainstraw: 分开syn A,B,C又没把m当成blackbox, 所以A/B/C_syn.v 07/02 00:43
8F：→ rainstraw: 通通有module m 07/02 00:43
9F：→ rainstraw: DC只跟你讲B有重复 可能是因Error太多他已经放弃治疗了 07/02 00:43
10F：→ rainstraw: 1. 可以考虑合成时不要放m.v, 当成blackbox 07/02 00:45
11F：→ rainstraw: 2. 既然你都说环境一致了, 把B解体成简单版本试syn 07/02 00:46
12F：→ rainstraw: 问题继续发生就拆design直到简单到爆..总会抓出问题 07/02 00:46
非常感谢指点
我再继续试试看
※ 编辑: kramasdia (140.113.214.137), 07/02/2016 16:33:37