作者parle (bartolini)
看板Electronics
標題[問題] PLL/CDR的問題
時間Sun Aug 2 07:57:01 2015
請教一下
PLL/CDR會什麼會有JITTER PEAKING?
一般要如何減少JITTER PEAKING?
覺得是要加大DAMPING FACTOR和LOOP FILTER零點電容
但不知道直觀上/實務上該如何解決解釋...
另外
open loop transfer function DC有兩個POLE
為什麼不會latch up在這裡?
thanks
※ 編輯: parle (71.204.168.77), 08/02/2015 08:02:43
1F：推 obov: 你的觀念似乎頗有問題@@ 08/02 22:40
2F：→ obov: 去找一些控制理論的來看也許可以解答 08/02 22:41
3F：→ parle: peaking我猜是PM不夠 所以拉低零點頻率使在gain zerocross 08/03 00:45
4F：→ parle: 前多補點+phase shift. 另外TYPEII 3rdorderPLL頻率軸該是 08/03 00:54
5F：→ parle: wdcp_vco=wdcp_LF->wz1_LF->wbw_pll=zerocrossing->wp1_LF? 08/03 00:57