作者parle (bartolini)
看板Electronics
标题[问题] PLL/CDR的问题
时间Sun Aug 2 07:57:01 2015
请教一下
PLL/CDR会什麽会有JITTER PEAKING?
一般要如何减少JITTER PEAKING?
觉得是要加大DAMPING FACTOR和LOOP FILTER零点电容
但不知道直观上/实务上该如何解决解释...
另外
open loop transfer function DC有两个POLE
为什麽不会latch up在这里?
thanks
※ 编辑: parle (71.204.168.77), 08/02/2015 08:02:43
1F：推 obov: 你的观念似乎颇有问题@@ 08/02 22:40
2F：→ obov: 去找一些控制理论的来看也许可以解答 08/02 22:41
3F：→ parle: peaking我猜是PM不够 所以拉低零点频率使在gain zerocross 08/03 00:45
4F：→ parle: 前多补点+phase shift. 另外TYPEII 3rdorderPLL频率轴该是 08/03 00:54
5F：→ parle: wdcp_vco=wdcp_LF->wz1_LF->wbw_pll=zerocrossing->wp1_LF? 08/03 00:57