作者mozartbrian ()
看板Electronics
標題[問題] 疊接電流鏡
時間Fri Jul 31 00:12:21 2015
http://imgur.com/zfbCV7b
請問為何圖中疊接電流鏡Vds1=Vds2? 如何導出?
這是在考慮爾立效應下成立? 還是在忽略ro時得到的?
另外這是否只在電晶體匹配時(W1/L1=W2/L2)才成立?
簡單來說在甚麼情況下Vds1=Vds2
翻了史密斯和上網找但都沒有詳細的說明
麻煩各位幫忙解惑 感謝!
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.112.247.80
※ 文章網址: https://webptt.com/m.aspx?n=bbs/Electronics/M.1438272743.A.DE3.html
2F：推 zace15: 疊接式電流鏡就是為了要消除CLM效應的影響 07/31 01:20
3F：推 zace15: CLM效應又稱為MOS的Early效應 這邊是在算大訊號 所以跟ro( 07/31 01:22
4F：→ zace15: 小訊號)無關 07/31 01:22
5F：推 cpyi: Vds1與Vds2相當接近 只要兩個輸出端點電壓不一樣 就不會一樣 07/31 07:28
6F：→ cpyi: 這很直覺 你從串連的兩個電晶體電流要一樣想就可以了 07/31 07:29
7F：→ cpyi: Source電壓只會變化一點點 07/31 07:29
8F：→ mozartbrian: 回Z大 謝謝你解釋為甚麼VDS1要等於VDS2 但我想問這電 07/31 07:46
9F：→ mozartbrian: 路 為何會使得VDS1=VDS2 07/31 07:46
10F：→ mozartbrian: 回C大 那請問在連結中 他說的VDS1=VDS2是在甚麼情況 07/31 07:47
11F：→ mozartbrian: 下呢? 謝謝 07/31 07:47
12F：推 kameng: vgs3=vgs4 07/31 09:51
13F：推 SeiliousKang: 樓上正解 08/01 02:03
14F：推 SeiliousKang: M4的gate電壓先想成 Vbias......所以M4的souce端電 08/01 02:05
15F：→ SeiliousKang: 壓 可以表示為Vbias-Vgs4 08/01 02:05
16F：→ SeiliousKang: 我們可以調整Vbias值 控制Vs4(也就是Vd2 的電壓 使V 08/01 02:07
17F：→ SeiliousKang: ds1=Vds2 08/01 02:07
18F：推 SeiliousKang: 但是Vbias要選擇的大小Vds1+Vgs左右.....所以我們就 08/01 02:12
19F：→ SeiliousKang: 在M1之上加一顆M3使Vbias剛剛好近似於我們需要的bia 08/01 02:12
20F：→ SeiliousKang: s值 08/01 02:12
21F：推 jonneth: vgs3等於vgs4我覺得是馬後炮的解釋，因為你也可以反過來v 08/29 06:11
22F：→ jonneth: ds1等於vds2，才得到vgs3等於vgs4，我喜歡淺顯易懂的說法 08/29 06:11
23F：→ jonneth: 是vds的不相等程度被疊接分散，且m4擋住過大變化的電壓， 08/29 06:11
24F：→ jonneth: 傳給m2更小，故vds2就更容易趨近vds1 08/29 06:11