作者a22326284 (chin)
看板Electronics
標題Re: [問題] Design Complier遇到問題
時間Tue Jul 7 22:16:42 2015
always@(posedge clk,negedge rst)
begin
if(!rst) // 或 (rst == 1'b0)
q_out <= 4'b0;
else
q_out <= p_in;
end
不曉得大大說的是不是這個意思
學校上課的老師是教這樣寫的
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1F：推 windsfk: 我試試看 感謝你的回答 07/07 23:07
2F：→ ViewMoon: 這裡的 begin/end 可以省掉, <= p_pin建議改 <= #1 p_in 07/09 18:22
3F：推 StrKO: 不好意思借問一下，#在dc中不是不能合成嗎 07/25 13:00