作者a22326284 (chin)
看板Electronics
标题Re: [问题] Design Complier遇到问题
时间Tue Jul 7 22:16:42 2015
always@(posedge clk,negedge rst)
begin
if(!rst) // 或 (rst == 1'b0)
q_out <= 4'b0;
else
q_out <= p_in;
end
不晓得大大说的是不是这个意思
学校上课的老师是教这样写的
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1F：推 windsfk: 我试试看 感谢你的回答 07/07 23:07
2F：→ ViewMoon: 这里的 begin/end 可以省掉, <= p_pin建议改 <= #1 p_in 07/09 18:22
3F：推 StrKO: 不好意思借问一下，#在dc中不是不能合成吗 07/25 13:00