作者jerry5487 (jerry)
看板Electronics
標題[問題] Flip-flop 的延遲問題
時間Tue Jun 16 23:34:48 2015
請問版上各位神人
>>書上有定義flip-flop的timing delay
tccq: the output begins to change after a
clock-to-Q contamination delay
tpcq: the output completely settles after a
clock-to-Q propagation delay
有點不太懂
如果跑模擬出來量delay的話
通常是量clock Vdd/2 到output Vdd/2
這應該是tpcq
那麼tccq要怎麼看到?
(難道是指output爬到Vdd/2後開始亂抖算tccq
抖到穩定才算tpcq? 不過我想不出理由為什麼會亂抖...)
>>另外書上有定義Combinational logic的tcd & tpd
他說兩者會有差別是因為
multiple paths through the combinational logic
這比較好理解
不過對應到Flip-flop的話 FF之間會做成multiple paths嗎....?
希望各位高手幫忙解惑
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1F：推 hsujerry: 數位電路是運作在類比基礎上,clock訊號有它的rise/fall 06/17 08:38
2F：推 hsujerry: time跟slew rate,若data訊號在clock transition時亂跳, 06/17 08:44
3F：→ hsujerry: 則Q端就會亂抖(setup/hold time violation),進入亞穩態 06/17 08:48
4F：推 hsujerry: 狀態(metastable state)~ 章節7.4.4、7.6.1有相關說明 06/17 08:57