作者Goodgybank (學不會)
看板Electronics
標題[問題] layout拉線一些問題(90nm)
時間Sun May 3 22:34:16 2015
想請問各位layout上的一些問題
最近跑postsim
發現有些數位訊號可能在clk trigger時(大概20Mhz)
可能會從1.2V掉到0.9V,雖然之後會再充回1.2V,但會需要一點時間
而這些數位訊號是一些運算邏輯後的結果
而運算的結果,其走線必須拉的很長到另外一端(可能總長會有1000~1500um)
想請問以下一些問題
1. 造成這種會掉電壓的原因,是否是因為拉線拉很長的關係? (RC問題)
2. 再來解決的方法只能在中間加上buffer這樣?
(一般大概多長一段拉線,會需要加buffer來推他呢?)
3. 如果把運算的那些logic gate,將size加大,是否會好一些?
4. 假設把拉線的寬度拉寬(用較上層的metal), R下降,C上升,再把線之間的距離拉遠
這種作法好嗎?
以上一些問題,請教在layout方面比較有經驗的人能指點一下
謝謝!!
想再問一個問題
當我clk進來時,會先接上buffer,之後再輸出給內部電路使用
內部電路有電壓比較器(clock-based comparator-latch)
以及non-overlapping電路使用
而clk訊號也會有掉電壓的情況
請問也是因為走線走太長的關係嗎?
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 122.116.226.46
※ 文章網址: https://webptt.com/m.aspx?n=bbs/Electronics/M.1430663658.A.9AF.html
※ 編輯: Goodgybank (122.116.226.46), 05/03/2015 22:42:16
1F:推 kameng: 有圖比較好判斷 但直覺不是走線 況且20MHz也不是多高頻 05/03 23:19
2F:推 kameng: 可能是有cc interference? 因為你形容是1.2掉到0.9再升到1 05/03 23:21
3F:→ kameng: .2 05/03 23:21
5F:→ Goodgybank: 上面2個是shift register出來的訊號 05/03 23:59
6F:→ Goodgybank: 第3個是由這些訊號經過一些邏輯運算的結果 05/04 00:00
7F:→ Goodgybank: 第4個是clk經過buffer後的clko 05/04 00:01
8F:→ Goodgybank: clko有用在蠻多地方的 05/04 00:01
9F:→ Goodgybank: 想問一下cc interference是指? 線與線之間寄生C問題? 05/04 00:02
10F:推 yudofu: 我覺得是電源的問題 05/04 00:06
11F:→ Goodgybank: 電源問題指的是我的vdd supply拉線嗎? 05/04 00:09
12F:→ Goodgybank: 這部分我只有用metal1跟metal2,然後通通連起來這樣 05/04 00:10
13F:→ kameng: cc就是兩點之間的 coupling cap. 05/04 00:33
14F:→ kameng: 如果 debug的話建議你這樣做:1.看看長距離線的頭跟尾端訊 05/04 00:36
15F:→ kameng: 號是否一樣 2. 只跑r+c(或只跑r) 看看結果有沒有不同 看你 05/04 00:36
16F:→ kameng: 結果vdd或是gnd的r也是有可能 05/04 00:36
17F:→ hsnuyi: 手動建clk tree? 這可是一門藝術呢... 05/04 01:22
18F:推 hsujerry: 1.power network L*di/dt 2.combinational logic glitch 05/04 10:39
19F:→ hsujerry: 3.sequential element contention 4.coupling noise 05/04 10:41
20F:→ hsujerry: 猜測頗有可能是2、3 05/04 10:42
21F:推 Leadgen: 有把電源加粗和看Power map嗎? 05/04 13:26
22F:→ Goodgybank: 目前把layout位置稍微調整,也就是一些訊號拉線盡量 05/04 22:47
23F:→ Goodgybank: 平均到各個點,還有就是global vdd gnd加粗(用到M7) 05/04 22:47
24F:→ Goodgybank: 目前看起來掉電壓的情況大概從1.2V掉到1.14V左右 05/04 22:48
25F:→ Goodgybank: 算是改善蠻多 05/04 22:49
26F:→ Goodgybank: 另外h大提到的glitch或是contention感覺也有可能 05/04 22:50
27F:→ Goodgybank: 因為我的shiftreg是用自己sizing的DFF兜的 05/04 22:50