作者Goodgybank (学不会)
看板Electronics
标题[问题] layout拉线一些问题(90nm)
时间Sun May 3 22:34:16 2015
想请问各位layout上的一些问题
最近跑postsim
发现有些数位讯号可能在clk trigger时(大概20Mhz)
可能会从1.2V掉到0.9V,虽然之後会再充回1.2V,但会需要一点时间
而这些数位讯号是一些运算逻辑後的结果
而运算的结果,其走线必须拉的很长到另外一端(可能总长会有1000~1500um)
想请问以下一些问题
1. 造成这种会掉电压的原因,是否是因为拉线拉很长的关系? (RC问题)
2. 再来解决的方法只能在中间加上buffer这样?
(一般大概多长一段拉线,会需要加buffer来推他呢?)
3. 如果把运算的那些logic gate,将size加大,是否会好一些?
4. 假设把拉线的宽度拉宽(用较上层的metal), R下降,C上升,再把线之间的距离拉远
这种作法好吗?
以上一些问题,请教在layout方面比较有经验的人能指点一下
谢谢!!
想再问一个问题
当我clk进来时,会先接上buffer,之後再输出给内部电路使用
内部电路有电压比较器(clock-based comparator-latch)
以及non-overlapping电路使用
而clk讯号也会有掉电压的情况
请问也是因为走线走太长的关系吗?
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 122.116.226.46
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1430663658.A.9AF.html
※ 编辑: Goodgybank (122.116.226.46), 05/03/2015 22:42:16
1F:推 kameng: 有图比较好判断 但直觉不是走线 况且20MHz也不是多高频 05/03 23:19
2F:推 kameng: 可能是有cc interference? 因为你形容是1.2掉到0.9再升到1 05/03 23:21
3F:→ kameng: .2 05/03 23:21
5F:→ Goodgybank: 上面2个是shift register出来的讯号 05/03 23:59
6F:→ Goodgybank: 第3个是由这些讯号经过一些逻辑运算的结果 05/04 00:00
7F:→ Goodgybank: 第4个是clk经过buffer後的clko 05/04 00:01
8F:→ Goodgybank: clko有用在蛮多地方的 05/04 00:01
9F:→ Goodgybank: 想问一下cc interference是指? 线与线之间寄生C问题? 05/04 00:02
10F:推 yudofu: 我觉得是电源的问题 05/04 00:06
11F:→ Goodgybank: 电源问题指的是我的vdd supply拉线吗? 05/04 00:09
12F:→ Goodgybank: 这部分我只有用metal1跟metal2,然後通通连起来这样 05/04 00:10
13F:→ kameng: cc就是两点之间的 coupling cap. 05/04 00:33
14F:→ kameng: 如果 debug的话建议你这样做:1.看看长距离线的头跟尾端讯 05/04 00:36
15F:→ kameng: 号是否一样 2. 只跑r+c(或只跑r) 看看结果有没有不同 看你 05/04 00:36
16F:→ kameng: 结果vdd或是gnd的r也是有可能 05/04 00:36
17F:→ hsnuyi: 手动建clk tree? 这可是一门艺术呢... 05/04 01:22
18F:推 hsujerry: 1.power network L*di/dt 2.combinational logic glitch 05/04 10:39
19F:→ hsujerry: 3.sequential element contention 4.coupling noise 05/04 10:41
20F:→ hsujerry: 猜测颇有可能是2、3 05/04 10:42
21F:推 Leadgen: 有把电源加粗和看Power map吗? 05/04 13:26
22F:→ Goodgybank: 目前把layout位置稍微调整,也就是一些讯号拉线尽量 05/04 22:47
23F:→ Goodgybank: 平均到各个点,还有就是global vdd gnd加粗(用到M7) 05/04 22:47
24F:→ Goodgybank: 目前看起来掉电压的情况大概从1.2V掉到1.14V左右 05/04 22:48
25F:→ Goodgybank: 算是改善蛮多 05/04 22:49
26F:→ Goodgybank: 另外h大提到的glitch或是contention感觉也有可能 05/04 22:50
27F:→ Goodgybank: 因为我的shiftreg是用自己sizing的DFF兜的 05/04 22:50