作者gecer (gecer)
看板Electronics
標題[問題] DC balance如何增進clock recovery rate
時間Sun Mar 29 23:13:49 2015
如題 例如8b/10b 限制 1 和 0 的數目在2以下 這樣可以增進clock recovery rate
解少錯誤率 小弟不太懂這當中的原理 請版大賜教
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1F：推 bxxl: clock recovery基本上都是在抓0<->1的轉換, 如果太長一串 03/29 23:32
2F：→ bxxl: 連續的0 or 1,就沒有clock的訊息, 會慢慢飄走. 03/29 23:33
不太能理解 data連續 clock不也是可以抓到訊號嗎?
3F：推 obov: 在樓上講的之前還會有baseline wander的問題 03/30 01:48
※ 編輯: gecer (111.255.28.62), 03/30/2015 07:51:02
4F：推 yudofu: clock會有誤差，如果有連續1或0就會不能校正clock 03/31 21:54