※ 引述《obov (異端審問官)》之銘言： : ※ 引述《hoochie (阿肥!!)》之銘言： : : 小魯想請教各位 : : 開迴路OP的反應速度快 還是閉迴路OP的反應速度快? : : (雖說開迴路OP的使用時機較少, 開迴路的residue amplifier仍有可能使用到) : 純閒聊 : 討論一些比較抽象點的概念 : 中文的"速度快慢" : 並不是一個很明確的指標 : 今天兩個系統 系統A single pole=Pa1 另一個系統B 2pole Pb1=Pb2=1.4Pa1 : 兩者3dB BW是相同der : 兩個誰比較快? : 看low freq group delay的話肯定是A : 當然B是不太可能會直接拿來當close loop : 訊號依頻寬分寬頻跟窄頻 : 依大小分大訊號小訊號 : 3dB BW只是一種指標 : 而且一般情況大家對3dB BW的期待是所有dominant pole system上的概念都可以套進去 : 然後問題就跟在課本上推小訊號一樣 : 這樣就輕鬆愉快惹 : 結果 : 就是真正需要花時間的電路 : 通通是這種假設不怎麼成立的狀況 : 偏偏這種電路還真的多到靠北 : 簡單一點講 : 如果今天電路是單純的V&RC 那3bB BW是蠻好用的 : 可是 : 如果今天的電路是混惹I&C的東西在裡面 : 那連BW要怎麼定義都可以吵半天 : 而且很可能最後定出來的BW完全沒有電路設計上的參考價值 大神 obov 所言極是, PLL 還能在十倍近似的化簡下,推導出 dominate pole system, 並且利用公式可以很快的決定迴路頻寬,至少 design report 交得出美美的數據, 回來後就I/R調一調,看哪項設定jitter 小,眼圖漂亮就是那組 phase-tracking CDR呢? 通常還會有二路: propotional path 跟 integral path, integral path 常常還會加入數位的 decimation filter,這下又要跟 I/C ,pulse width 等混合,那就更多的假設跟化簡,湊出來的公式怎麼看都怪怪der,啊也沒什麼辦法, 畢竟還要是交出 corner frequency 的頻寬模擬值吧,總比雙手一攤好 XD Matlab 更更是跑假的,無論 sinusoidal jitter 怎麼灌, recovered eye-diagram 就是很漂亮, jitter tolerance 都爆好的,回來一量都不是那麼一回事 XDD 大神願意的話,跪求透露一二招吧... over-sampling CDR呢? 99% 都是 digital data recovery, 那怎麼推導頻寬啊? 類比端幾倍取樣,幾T的延遲, 數位端 phase-rotating filter depth, 這下就真的雙手一攤了,幸好跟本沒人在意,因為這招只用到 3Gbs 以下而已, data 要能正確還原,其難度似乎比 TX jitter 容易,報告裡只要秀出 Equalizer 是可以還原 ISI effect 就很有說服力了... 雖然實務上是這樣,但總覺得沒有一套完整的理論論述,做起設計來啊,總是虛虛的 但各種設計的眉眉角角啊,小公司又不容易發展出來,也許有朝一日真的要去 大公司取經一下才行囉... --

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