※ 引述《obov (异端审问官)》之铭言： : ※ 引述《hoochie (阿肥!!)》之铭言： : : 小鲁想请教各位 : : 开回路OP的反应速度快 还是闭回路OP的反应速度快? : : (虽说开回路OP的使用时机较少, 开回路的residue amplifier仍有可能使用到) : 纯闲聊 : 讨论一些比较抽象点的概念 : 中文的"速度快慢" : 并不是一个很明确的指标 : 今天两个系统 系统A single pole=Pa1 另一个系统B 2pole Pb1=Pb2=1.4Pa1 : 两者3dB BW是相同der : 两个谁比较快? : 看low freq group delay的话肯定是A : 当然B是不太可能会直接拿来当close loop : 讯号依频宽分宽频跟窄频 : 依大小分大讯号小讯号 : 3dB BW只是一种指标 : 而且一般情况大家对3dB BW的期待是所有dominant pole system上的概念都可以套进去 : 然後问题就跟在课本上推小讯号一样 : 这样就轻松愉快惹 : 结果 : 就是真正需要花时间的电路 : 通通是这种假设不怎麽成立的状况 : 偏偏这种电路还真的多到靠北 : 简单一点讲 : 如果今天电路是单纯的V&RC 那3bB BW是蛮好用的 : 可是 : 如果今天的电路是混惹I&C的东西在里面 : 那连BW要怎麽定义都可以吵半天 : 而且很可能最後定出来的BW完全没有电路设计上的参考价值 大神 obov 所言极是, PLL 还能在十倍近似的化简下,推导出 dominate pole system, 并且利用公式可以很快的决定回路频宽,至少 design report 交得出美美的数据, 回来後就I/R调一调,看哪项设定jitter 小,眼图漂亮就是那组 phase-tracking CDR呢? 通常还会有二路: propotional path 跟 integral path, integral path 常常还会加入数位的 decimation filter,这下又要跟 I/C ,pulse width 等混合,那就更多的假设跟化简,凑出来的公式怎麽看都怪怪der,啊也没什麽办法, 毕竟还要是交出 corner frequency 的频宽模拟值吧,总比双手一摊好 XD Matlab 更更是跑假的,无论 sinusoidal jitter 怎麽灌, recovered eye-diagram 就是很漂亮, jitter tolerance 都爆好的,回来一量都不是那麽一回事 XDD 大神愿意的话,跪求透露一二招吧... over-sampling CDR呢? 99% 都是 digital data recovery, 那怎麽推导频宽啊? 类比端几倍取样,几T的延迟, 数位端 phase-rotating filter depth, 这下就真的双手一摊了,幸好跟本没人在意,因为这招只用到 3Gbs 以下而已, data 要能正确还原,其难度似乎比 TX jitter 容易,报告里只要秀出 Equalizer 是可以还原 ISI effect 就很有说服力了... 虽然实务上是这样,但总觉得没有一套完整的理论论述,做起设计来啊,总是虚虚的 但各种设计的眉眉角角啊,小公司又不容易发展出来,也许有朝一日真的要去 大公司取经一下才行罗... --

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