作者youyouyou (這就是人生阿)
看板Electronics
標題[問題] verilog = 一問
時間Tue Dec 23 19:25:27 2014
請問大德
always@(posedge clk)
begin
b=a;
c=b;
end
請問這樣是否就合出 D=a Q=c 的DFF呢
然後b就不見了
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1F：推 hsujerry: (原創) 深入探討blocking與nonblocking (SOC) (Verilog) 12/23 20:13
2F：→ hsujerry: ↑Google它 12/23 20:14
3F：推 s940556: 推樓上+1 12/24 10:56
4F：推 Leadgen: 這個是正緣觸發的DFF，這是把輸入的信號Delay 2T的作法。 12/24 15:15
5F：→ Leadgen: 中間值b一直都在，而且這樣寫會合成兩個DFF。 12/24 15:16
6F：推 hsujerry: @L 可原PO用的是 = (blocking assignment) 12/24 15:55
7F：→ hsujerry: 而不是 <= (non-blocking assignment) 12/24 15:56
8F：→ hsujerry: 是說我目前手邊也沒Tool，只能等原PO的實驗結果啦 12/24 15:58
9F：推 storier: 這樣寫b會不見 12/24 22:24
10F：→ storier: 不用特別去試了 12/24 22:24
11F：→ youyouyou: @L 我的問題是 = 不是 <= 01/19 23:10