作者youyouyou (这就是人生阿)
看板Electronics
标题[问题] verilog = 一问
时间Tue Dec 23 19:25:27 2014
请问大德
always@(posedge clk)
begin
b=a;
c=b;
end
请问这样是否就合出 D=a Q=c 的DFF呢
然後b就不见了
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1F：推 hsujerry: (原创) 深入探讨blocking与nonblocking (SOC) (Verilog) 12/23 20:13
2F：→ hsujerry: ↑Google它 12/23 20:14
3F：推 s940556: 推楼上+1 12/24 10:56
4F：推 Leadgen: 这个是正缘触发的DFF，这是把输入的信号Delay 2T的作法。 12/24 15:15
5F：→ Leadgen: 中间值b一直都在，而且这样写会合成两个DFF。 12/24 15:16
6F：推 hsujerry: @L 可原PO用的是 = (blocking assignment) 12/24 15:55
7F：→ hsujerry: 而不是 <= (non-blocking assignment) 12/24 15:56
8F：→ hsujerry: 是说我目前手边也没Tool，只能等原PO的实验结果啦 12/24 15:58
9F：推 storier: 这样写b会不见 12/24 22:24
10F：→ storier: 不用特别去试了 12/24 22:24
11F：→ youyouyou: @L 我的问题是 = 不是 <= 01/19 23:10